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轉貼:英特爾首度公佈Larrabee架構設計細節

英特爾(Intel)公司將於近日於美國洛杉磯舉行的SIGGGRAPH 2008產業研討會中發表技術論文，說明代號為Larrabee的第一個[url=http://www.eettaiwan.com/SEARCH/ART/%A6h%AE%D6%A4%DF.HTM][color=#0000ff]多核心[/color][/url]規畫或架構特性與功能。 在SIGGRAPH論文中揭露的細節包括軟體描繪立體管線(software rendering 3-D pipeline)的全新方法、多核心(在單一產品中具有多個處理器引擎)程式設計模式，以及執行多種應用程式的效能分析。 首款以Larrabee架構為基礎所研發的產品將以個人電腦繪圖市場為目標，預計於2009或2010年問世。Larrabee將成為首創多核心x86架構，意謂其將植基於多個處理器所組成的陣列上運行。這些處理器將類似目前用來上網的筆記型電腦、個人電腦與伺服器所採用的處理器。 Larrabee為內建數十、數百甚至數千個核心的未來電腦所量身訂做，該架構的初期產品將針對獨立顯示應用程式發展，支援DirectX與OpenGL規格，並可執行現有遊戲與程式。除此之外，Larrabee的原生C/C++程式設計模式(native C/C++ programming model)將對各種可能領域之高度平行運算應用程式，如科學及工程方面的軟體，產生助益。 Larrabee架構具有衍生自雙指令執行Pentium處理器的純量管線，並採用具有完整連貫性快取記憶體架構的短執行管線。Larrabee架構提供顯著的最新改良技術，如寬幅向量處理單元(VPU)、多執行緒、64位元延伸指令，以及精密的指令預取功能。這將促使可用之運算能力大幅提升，並能發揮程式設計師對英特爾架構的熟悉度及容易入門的程式開發優勢。 Larrabee將包含數個支援繪圖及其他應用程式的固定功能邏輯區塊，用以平衡及強化每瓦效能，並為該架構提供彈性化與可編程化能力。晶片內建具備連貫性L2快取記憶體，提高處理器通訊效率；同時CPU核心可以高頻寬存取近端資料，並簡化軟體程式寫作。Larrabee的原生程式設計模式支援高度平行運算應用程式，亦包括採用非規則性資料結構運算。這項特性可使繪圖API的開發、新繪圖演算法更迅速創新，並在繪圖處理器上執行現有PC軟體開發工具。 Larrabee架構的每個核心可支援4個執行緒，每個執行緒都擁有獨立的暫存器組。它允許採用簡單有效率的循序管線，但保留了在執行高度平行運算應用程式時，更為複雜之非循序管線(out-of-order pipeline)的延遲隱匿(latency-hiding)的優點。1024位元寬度的雙向環狀網路允許代理程式以低延遲(的方式彼此進行溝通，讓核心之間可進行非常高速的溝通。

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